Rubyで作る論理回路シミュレータの設計の話 - Kashiwa.rb #12

Transcript

1. Rubyで作る論理回路シミュレータ CPUを理解したくてDSLを創った話 の設計の話 2025.6.19 Kashiwa.rb #12 Koji NAKAMURA (@kozy4324)
2. Koji NAKAMURA • 𝕏: @kozy4324 • GitHub:@kozy4324 • Classi株式会社所属 • Kashiwa.rb主催 自己紹介
3. デモ
5. 作ったもの: logicuit • logi(c cir)cuit -> logicuit • 電気回路シミュレータ • 書籍「CPUの創りかた」を理解したくて作った • https://www.amazon.co.jp/dp/4839909865/
6. この発表でお話しすること • 「論理回路のモデリング」と「内部DSLの設計」をどういった道 筋でやったのかという話 • 作ったものは小さいのだけれどそれなりに試行錯誤したという 話
7. この発表の楽しみ方 • 「自分ならこうモデリングするだろう」「こう設計するだろう」とい うのを考えながら聞いてもらえるといいかもしれない ◦ モデリングや設計は唯一解があるものでもないと考えてい ます（要件や制約にもよるものではあるけど） ◦ 「自分ならこうする」というフィードバックがもらえるとむしろ 嬉しい
8. 作り始め初期フェーズ
9. 前提状態 • 書籍を1周ちょうど読み終えてRubyでコード書いてみるかと思 い立ったタイミング • 対象（コードで表現しようとしているもの）のイメージがぼんやり とあるだけ
10. 最初に設計指針は決めた • 最優先事項は CPUの仕組みを理解すること ◦ 自分の認知に寄り添う形で論理回路を論理回路らしく設計 すること とも表現できる • 逆に優先しないこと ◦ CPUや論理回路の理解に寄与しない設計の追求 ◦ 処理速度や効率的な処理実行の最適化
11. まず 論理回路らしいとは？ の解像度を上げる A B Y AND A Y NOT and more…
12. ゴールはこれ
13. 基本論理ゲートの一つを眺めてみる A B Y AND A B Y AND Bをon Bをoff • どこに電流が流れているかを 状態 として表現する？ • 出力Yは入力A,Bの射影とも言えそう → 関数型の機運？
14. 電流は「流れる」もの • 左の入力Bをonにすると右の出力Yに伝播されてほしい • コレってストリーム？リアクティブプログラミング？？ A B AND Y AND
15. こーゆーのもある: Dフリップフロップとクロック • 入力 D の値をクロック立ち上がり時に Q 出 力に保持する • 1ビットの状態を記憶可能 • つまり CPU の「レジスタ」になるやつ • ＼(状態)／ CK
16. さて、どうしよう？ （ここでシンキングタイム）
17. 私の選択「まずは素朴でええやろ」 • 悩んだら素朴な方法を選択する • 困るまで素朴な方法で頑張る
18. 素朴なモデリング(1) • Ruby なので OOP を選択 • Signal クラス ◦ 電流が流れる単位の信号 ◦ #current: true | false ◦ #on / #off • Gates::And クラス ◦ has many Signal(s) A B Y AND
19. 素朴なモデリング(1) • 入力A/Bの状態(#current)が変化 するたびに出力Yを評価する (#evaluate) A B Y AND #evaluate
20. 擬似コード(1)
21. 素朴なモデリング(2) • AND(1)の出力YとAND(2)の入力Bは接続している • Yの@downstreamにBが入っている • Yの値が変わったらBに値を伝播するだけ A B AND(1) Y AND(2) A Y B
22. 擬似コード(2)
23. 擬似コード(2)
24. 素朴なモデリング(3) • フリップフロップはクロック立ち上がり時に入 力Dで出力Qを評価する • Clock クラス ◦ #connects_to(component) ◦ #tick ▪ #connects_toで接続したもの全てを 再評価する CK
25. 擬似コード(3)
26. 擬似コード(3)
27. 擬似コード(3)
28. クロックはシングルトンにした • 同じタイミングで信号が送られる ◦ ＝同じタイミングで処理したい • 1回路に1クロックあれば良さそう ◦ 少なくとも書籍が説明する範囲の 回路においては CK D Q CK D Q
29. ここまでで作ったクラス群 Signal #connects_to(other) #on #off Clock #connects_to(comp) #tick And Or Not and more…
30. DSL設計フェーズ
31. ANDゲートの実装
32. ORゲートとの実装差分
33. 部品と部品を繋げて組み合わせる実装
34. 部品と部品を繋げて組み合わせる実装
35. DSLを創るモチベーション • 各部品をもっとシンプルに宣言的に定義したい • 部品と部品を組み合わせてより複雑な部品を作り上げること を実現したい ◦ その際のコード記述による認知負荷は極力下げたい • 直感的に理解できるコード記述であって欲しい ◦ 少なくとも自分にとっては
36. さて、どうしよう？ （2回目のシンキングタイム）
37. 部品を定義するDSL: ANDゲート
38. 部品を定義するDSL: ORゲート
39. 部品を定義するDSL: Dフリップフロップ
40. 部品を定義するDSL: Dフリップフロップ inputsに clock: :ck を含めるとSequential な 部品となり、クロック信号を受け取るごとに outputsを評価するようになる
41. 部品を組み立てるDSL: 半加算器
42. 部品を組み立てるDSL: 半加算器 connects_to の alias で >> メソッドを導入 この部品とこの部品を繋げているよ〜を記号的に表現している
43. これを組み立てる
44. CPU実装の一部分: 読み解くには少しツラい...
45. 1Signal=1bit、4bit でまとめて部品を繋げたい イミディエイトデータ 0000 入力ポート 出力ポート データセレクタ Aレジスタ Bレジスタ 出力ポート プログラムカウンタ SELECT A SELECT B A B C3 C2 C1 C0 ALU LD0 LD1 LD2 LD3 書籍にある図を引用 概念的にも4bitでまとめて扱いたい
46. 最終形: 多対多の接続を可能にした
48. まとめ
49. まとめ(1) • モデリングと実装において困るまでは素朴な方法で進もうとい う選択をしたが、大きな困りごとに遭遇することなくゴールまで 作り切ることができた ◦ 実は途中でシグナルの伝播で頭を悩ませる問題もあった が、うまい解決策を見つけられて事なきを得ている • 素朴なモデリング・素朴な実装でも割とうまくいくものですよ ねっていうのが今回伝えたかった事の一つ
50. まとめ(2) • （自分の中では）なかなか論理回路を論理回路らしく表現する 実装が実現できたと思っている • Rubyで内部DSLを設計・実装して何かしらの問題領域に取り 組むのって楽しいですね！ ◦ Ruby力が試されている気がする ◦ これがもう一つの伝えたかったこと
51. リポジトリ URL https://github.com/kozy4324/logicuit
52. EOF